TERACT · RTN-Null Cell

Detalle ampliado de arquitectura y validación

Vista de producto para revisión preliminar. Presenta capas funcionales, KPIs esperados y ruta experimental ampliada sin divulgar geometría exacta, composición fina ni números reservados para material confidencial.

Principio de diseño

  • Control de interfaz para reducir variabilidad de lectura.
  • Separación funcional entre región activa y región de soporte.
  • Ruta compatible con manufactura CMOS BEOL.

Esquema del stack

Arquitectura funcional del dispositivo

El stack se organiza por funciones eléctricas e interfaciales. La intención es controlar la dinámica de vacantes y preservar estabilidad operativa en lectura.

Capa superior Electrodo superior

Interfaz metálica orientada a contacto estable y reproducible con materiales estándar de proceso.

Región activa Subcapa de switching

Región diseñada para habilitar conmutación resistiva bajo una distribución controlada de defectos activos.

Región de soporte Subcapa bulk aislante

Capa con función de soporte estructural y eléctrico, orientada a contener fuga y estabilizar la interfaz funcional.

Capa inferior Electrodo inferior

Base compatible con integración BEOL y evaluación comparativa contra celdas de control.

Los nombres de capa y funciones mostradas describen el principio de arquitectura. Geometrías precisas, recetas de proceso y parámetros finos se reservan para revisión técnica controlada.

KPIs esperados

Métricas objetivo, sujetas a validación

Estos indicadores representan hipótesis de desempeño y deben validarse mediante lotes de prueba, análisis estadístico y comparación contra estructuras de referencia.

A validar

Estabilidad de lectura

Menor dispersión entre ciclos y una ventana de lectura más consistente en HRS.

A validar

Ruido reducido

Disminución de firmas RTN/TLS en condiciones operativas relevantes para memoria resistiva.

A validar

Ruta multinivel

Mejores condiciones para explorar estados intermedios estables en esquemas MLC/TLC.

Ruta experimental ampliada

Secuencia de evaluación propuesta

La validación ampliada se plantea como un proceso por etapas, con énfasis en repetibilidad, interfaces y comparación contra control.

1. Lote comparativo inicial

Fabricación de dispositivos experimentales y de control bajo ventanas de proceso cercanas, para separar efecto de arquitectura de variación de fabricación.

2. Caracterización eléctrica

Lecturas I-V, distribución de estados resistivos, estabilidad temporal y comportamiento bajo secuencias repetidas de programación.

3. Análisis de ruido

Observación de firmas de RTN/TLS, comportamiento interfacial y correlación con estados de resistencia en operación.

4. Evaluación de integración

Revisión de compatibilidad con secuencias CMOS BEOL, materiales estándar y posibles limitantes de adopción industrial.

Siguiente paso

Solicita whitepaper o conversación técnica

La documentación completa y cualquier discusión sobre parámetros reservados se canaliza mediante solicitud directa y, cuando aplique, bajo NDA.